הראיון הראשון היה סוג של היקרות, מה החברה עושה וממה הוא התפקיד ואז מי אני, מה למדתי ומה אני יודיע. מכאן עברנו לראיון שני שהוא להספיר על פרויקט שעשיתי ב VHDL, העקרון היה איך חשבתי על התהליך ו איך התמודדתי עם בעיות יותר מהיכולות שלי לכתוב קוד.
אחר כך היה עוד שתי ראיונות של פתרון שאלה והספר, קיבלתי מסימה לתכנת משהו ב HDL ולהכין תרשים זרימה... ובראיון להספיר מה עשיתי ואיך נגשתי לשאלה.
שאלות מתוך הראיון
A system is receiving a pulse signal, synchronous to clock, and should indicate by raising “Good signal” under the below condition.
Input:
Clk – active high signal
Reset – active high signal synchronous to clk
Pulse -active high signal synchronous to clk, pulse width could last n clk cycles (n = Natural number)
Output:
Good – active high signal indicates success.
Success criteria:
Design a block with the above ports, which will output good signal under the following conditions:
Whenever a sequence of 10 pulse signals has been received . Notice that 10 pulses should arrive within less than 100 clk cycles to indicate good result.
Reset signal would restart the block to initial state.
Points to notice:
Pulse could last more than one clock cycled, still counted as one.
Good signal could indicate success several times within 100 clk cycles.
ראיון לתפקיד 
